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Janick Bergeron

Writing Testbenches using System Verilog

Ebook (PDF Format)

Verification is too often approached in an ad hoc fashion. Visually inspecting simulation results is no longer feasible and the directed test-case methodology is reaching its limit. Moore's Law demands a productivity revolution in functional verification methodology. Writing Testbenches Using SystemVerilog offers a clear blueprint of a verification process that aims for first-time success using the SystemVerilog language. From simulators to source management tools, from specification to functional coverage, from I's and O's to high-level abstractions, from interfaces to bus-functional models, from transactions to self-checking testbenches, fr… Mehr

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Produktdetails


  • ISBN: 978-0-387-31275-0
  • EAN: 9780387312750
  • Produktnummer: 12837228
  • Verlag: Springer-Verlag GmbH
  • Sprache: Englisch
  • Erscheinungsjahr: 2007
  • Plattform: PDF
  • Masse: 1'991 KB
  • Auflage: 2006

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